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嵌入式培訓(xùn)

 
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  　　　　　　　　　　 　集成電路（IC）版圖設(shè)計(jì)工程師培訓(xùn)班
   課程目標(biāo)
        IC設(shè)計(jì)培訓(xùn)課程可以讓學(xué)員深入了解復(fù)雜芯片的基本模塊建立，把握時(shí)序的計(jì)算及其調(diào)整， 掌握DFT的概念和重要性及其實(shí)際應(yīng)用，了解后端的芯片流片過程以及影響芯片性能的各種因數(shù)，掌握如何提高整個(gè)芯片設(shè)計(jì)的成功率和高性能，能夠獨(dú)立完成各個(gè)流程的設(shè)計(jì)，并大幅度提高個(gè)人在IC設(shè)計(jì)各個(gè)環(huán)節(jié)中的設(shè)計(jì)能力。

主要內(nèi)容：
集成電路設(shè)計(jì)流程及IC版圖設(shè)計(jì)
總體設(shè)計(jì)及布局規(guī)劃
各種電路的版圖實(shí)現(xiàn)及驗(yàn)證
版圖設(shè)計(jì)中各種技術(shù)考量

實(shí)驗(yàn)課內(nèi)容：
完成一個(gè)SRAM的全部版圖設(shè)計(jì)
  培養(yǎng)對(duì)象
        專注于IC設(shè)計(jì)領(lǐng)域的人和希望了解整個(gè)IC設(shè)計(jì)流程的工程師，即將介入IC 設(shè)計(jì)領(lǐng)域的畢業(yè)生，即將轉(zhuǎn)為從事半導(dǎo)體工作的人員,已經(jīng)從事IC設(shè)計(jì)，如概念工程師，設(shè)計(jì)工程師，布線工程師，測試工程師,應(yīng)用工程師，IC芯片設(shè)計(jì)項(xiàng)目經(jīng)理。
   入學(xué)要求

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
        ◆電路系統(tǒng)的基本概念。
   班級(jí)規(guī)模及環(huán)境
       為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限20人，多余人員安排到下一期進(jìn)行。
   上課時(shí)間和地點(diǎn)
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：集成電路版圖設(shè)計(jì)初級(jí)班：2025年10月1日..節(jié)假日班搶訂中...直播、現(xiàn)場培訓(xùn)皆可....專業(yè)、用心....--即將開課-----即將開課，歡迎垂詢......(歡迎您垂詢，視教育質(zhì)量為生命！)
   學(xué)時(shí)
　    ◆課時(shí)： 共4天,24學(xué)時(shí)

        ◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
        ☆注重質(zhì)量
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        ☆合格學(xué)員免費(fèi)推薦工作

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   最新優(yōu)惠
       ◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
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  　　　　　 集成電路（IC）版圖設(shè)計(jì)培訓(xùn)班
  課程進(jìn)度安排
課程大綱

第一階段

 

課程進(jìn)度安排  
時(shí)間 課程大綱  
第一階段  
學(xué)習(xí)目標(biāo) 掌握Linux基本操作，vi編輯器的使用，virtuoso軟件的操作。  
  1 Linux的用戶界面及工作站的登陸。
1.1 Linux概述
1.2 Linux系統(tǒng)訪問
1.3 Linux的圖形用戶界面
1.4 Linux的文件和目錄
1.5 文本編輯器Vi
實(shí)驗(yàn)：登陸工作站，訪問相關(guān)目錄和文件，編輯文件。
  
  2 virtuoso軟件的啟動(dòng)
2.1 virtuoso軟件的配置文件cds.lib
2.2 icfb的啟動(dòng)：icfb
2.3 版圖建庫的文件display.drf
實(shí)驗(yàn):編輯 cds.lib文件。
啟動(dòng)icfb,建立一個(gè)layout 庫，刪除一個(gè)庫。
3 virtuoso軟件的操作
3.1 快捷的默認(rèn)設(shè)置。
3.2 快捷的個(gè)人設(shè)置，怎么修改快捷鍵。
3.3 Grid的設(shè)置----0.005u
3.4 繪制Path、Rectangle
實(shí)驗(yàn):編輯.cdsinit 文件。
使用快捷鍵繪制Path、Rectangle，切除、添加部分圖形。
  
 

4.
4.1 IC設(shè)計(jì)流程及
4.2IC版圖設(shè)計(jì)的作用
4.3平面半導(dǎo)體工藝和術(shù)語
4.4CMOS基本工藝過程
4.5NMOS/PMOS/NPN/PNP 及其版圖實(shí)現(xiàn)
4.6反相器的版圖實(shí)現(xiàn)
4.7版圖設(shè)計(jì)環(huán)境及工具的使用
4.8版圖編輯的快捷鍵
第二階段  
學(xué)習(xí)目標(biāo) 了解IC版圖的基本概念，半導(dǎo)體的工藝流程，學(xué)會(huì)做版圖的基本器件。  
  5 半導(dǎo)體基礎(chǔ)理論、集成電路制造工藝
5.1 PN結(jié)
5.2 PN結(jié)二極管
5.3 MOS場效應(yīng)晶體管
5.4 集成電路中的器件結(jié)構(gòu)
5.5 外延生長
5.6 掩膜制版工藝
5.7 光刻
5.8 熱氧化
5.9 摻雜工藝（熱擴(kuò)散、離子注入）
5.10 刻蝕
5.11 化學(xué)氣相淀積
5.12 鍍膜
6 集成電路設(shè)計(jì)概述
6.1 集成電路設(shè)計(jì)流程和設(shè)計(jì)工具
6.2 國內(nèi)外集成電路技術(shù)發(fā)展概況
6.3 國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
  
  6 半導(dǎo)體器件原理及版圖設(shè)計(jì)
6.1 Design Rule的基本概念及內(nèi)容。
6.2 MOS管的版圖設(shè)計(jì)及剖面圖。
6.3 反相器（invter）的結(jié)構(gòu)及版圖設(shè)計(jì)
6.4 電阻的種類（well\poly\diff\mos）及版圖設(shè)計(jì)
6.5 電容的種類（mim\mom\mos）及版圖的設(shè)計(jì)
6.6 二極管及三極管的原理及版圖設(shè)計(jì)
實(shí)驗(yàn)：做一個(gè)mos管，做所有的電阻和電容器件，做一個(gè)二極管及三極管。做一個(gè)invter，且把幾個(gè)invter串起來組成一個(gè)小電路。
  
  7.1并聯(lián)晶體管的版圖實(shí)現(xiàn)
7.2串聯(lián)晶體管的版圖實(shí)現(xiàn)
7.3棍棒圖
7.4二輸入與非門和或非門的版圖實(shí)現(xiàn)
7.5設(shè)計(jì)規(guī)則的介紹
7.6高驅(qū)動(dòng)門及其版圖: 多指
第三階段  
學(xué)習(xí)目標(biāo) 學(xué)會(huì)做StdCell并用Calibre 來檢查它的DRC和LVS。  
  8 StdCell的概念和練習(xí)
8.1 StdCell的基本概念。
8.2 兩種StdCell的區(qū)別。用在數(shù)字布線的StdCell和模擬中的StdCell。
8.3 nand2 nor2 nand3 nor3的做法。
8.4 把StdCell組合成一個(gè)模塊。
實(shí)驗(yàn)：做各種StdCell并組合成一個(gè)模塊。
  
  9 DRC的概念及檢查DRC的軟件。
9.1 DRC的概念，基于Design Rule的check.
9.2 Calibre DRC的配置及操作。
9.3 DRC Command file (runset)的介紹。
9.4 DRC Results 的讀取及修改ERROR。
10 LVS的概念及檢查LVS的
10.1 LVS的概念，Netlist的手工提取和自動(dòng)提取。
10.2 Calibre LVS的配置及操作。
10.3 LVS Command file (runset)的介紹
10.4 LVS Report 的讀取及修改ERROR。
實(shí)驗(yàn)：
1、用Calibre 檢查StdCell 的DRC及修改
2、用Calibre 檢查StdCell 的LVS及修改
  
  11.1較大晶體管的串聯(lián)版圖設(shè)計(jì)
11.2復(fù)雜邏輯電路版圖設(shè)計(jì)舉例
11.3如何進(jìn)行設(shè)計(jì)規(guī)則的檢查（DRC）
11.4版圖與邏輯設(shè)計(jì)一致性驗(yàn)證（LVS）
11.5層次化結(jié)構(gòu)
11.6總體設(shè)計(jì)
11.7實(shí)驗(yàn)課題的布局規(guī)劃
第四階段  
學(xué)習(xí)目標(biāo) 掌握做一個(gè)OPAMP的版圖設(shè)計(jì)及LVS DRC的Check。  
  12 IC layout模擬模塊設(shè)計(jì)
12.1 OPAMP的原理及版圖設(shè)計(jì)
12.2 交差對(duì)稱的概念及版圖設(shè)計(jì)（很重要）
12.3 Dummy的概念、原理及如何添加dummy
實(shí)驗(yàn)：做交差對(duì)稱，注意dummy.
  
  12.4 屏蔽線（Shielding line）的作用及做法。
12.5 其它對(duì)稱的概念及版圖設(shè)計(jì)
12.6 不同器件特性相對(duì)版圖布局的關(guān)系
12.7 關(guān)鍵線的連接
12.8 電源和地線的連接
12.9 LVS DRC check
實(shí) 驗(yàn)：完成OP版圖，及LVS DRC的check。
  
  13.1SRAM的設(shè)計(jì)結(jié)構(gòu)
13.26管SRAM單元
13.3寄存器
13.4陣列概念
13.5傳輸門
13.6應(yīng)用傳輸門實(shí)現(xiàn)異或門
13.7譯碼器設(shè)計(jì)
13.8平衡二輸入與非門/或非門的版圖設(shè)計(jì)
13.9三態(tài)反向器
第五階段
學(xué)習(xí)目標(biāo) 掌握Bias模塊的做法，掌握多模塊的布局和版圖的優(yōu)化。
  14 bias模塊的對(duì)稱性及多個(gè)模塊的布局
14.1 Bias的原理
14.2 Bias的對(duì)稱及布局
14.3 三極管的對(duì)稱及布局

實(shí)驗(yàn)：做一個(gè)bias，注意對(duì)稱及布局
  14.4 多個(gè)模塊的布局
14.5 模塊間的關(guān)系與布局
14.6 關(guān)鍵信號(hào)線的布局
14.7 大功率器件的擺放和對(duì)其它模塊的影響
14.8 電源和地線的連接
實(shí)驗(yàn)：1 多個(gè)模塊的布局
2 多個(gè)模塊整合為一個(gè)模塊。
第六階段
學(xué)習(xí)目標(biāo) 掌握 IC layout可靠性分析，并優(yōu)化版圖。
  15 IC layout 的可靠性分析
15.1 Latch up的原理和易發(fā)生Latch up的地方
15.2 IC layout中如何預(yù)防Latch up的發(fā)生。
15.3 大功率器件的擺放和安全。
15.4 電流密度的概念及實(shí)際情況的計(jì)算
15.5 大功率器件上的Metal線的電流密度計(jì)算
15.6 ESD靜電防范措施，ESD器件的做法
15.7 ESD 器件的放電通路。
15.8 幾種ESD放電Model。
  16.1CMOS工藝過程中的閂鎖(Latch up)效應(yīng)
16.2襯底/阱接觸孔
16.3CMOS電阻電容的實(shí)現(xiàn)
16.4保護(hù)鏈
16.5電阻電容的計(jì)算
16.6寄生的電阻電容
16.7串聯(lián)及并聯(lián)電容
16.8識(shí)別標(biāo)志，版圖表及劃片槽
  實(shí)驗(yàn)：1、做一個(gè)大功率的器件，注意預(yù)防Latch Up
2 計(jì)算大功率器件上的電流密度，電源線是不是足夠。
3 做一個(gè)ESD器件，注意ESD器件的放電通路。
第七階段
學(xué)習(xí)目標(biāo) 掌握Chip 的概念及布局，完成一個(gè)chip。
  17 Chip 的概念及布局
17.1 PAD的概念和做法
17.2 Under PAD的器件做法及對(duì)PAD的要求。
17.3 ESD器件和PAD及內(nèi)部模塊的連接
17.4 電源和地線間的ESD放電通路，Power clamp的版圖設(shè)計(jì)。
17.5 當(dāng)對(duì)任意PAD打ESD時(shí)的放電通路。
17.6 ESD器件和內(nèi)部的隔離
17.7 Sealring的概念和做法。
17.8 劃片道的概念及通常大小
17.9 Density的概念和原因及添加Density的方法。
17.10 Antenna現(xiàn)象的發(fā)生及修改。
  18.1.電源總線及信號(hào)總線
18.2 版圖中非懸空輸入
18.3 ESD電路
18.4 IC 功耗
18.5 雙極工藝介紹
18.6 模擬電路及其版圖設(shè)計(jì)
  實(shí)驗(yàn)：
1 做一個(gè)PAD。
2 把PAD放在ESD器件上面，即做一個(gè)Under PAD的器件。
4 完成一個(gè)完整的chip
第八階段
學(xué)習(xí)目標(biāo) 掌握反向的layout 的軟件和提取方法。了解Tapeout的流程。
  19 反向提取軟件
19.1 如何操作反向軟件
19.2 如何提取版圖
19.3 把版圖轉(zhuǎn)化成電路圖。
實(shí)驗(yàn)：
使用反向軟件提取一個(gè)電路圖。
  20 Tapeout的概念
20.1 Tapeout的檢查和驗(yàn)證
20.2 Tapeout中的問題及和晶圓代工廠(Foundry)的溝通
20.3 數(shù)據(jù)的導(dǎo)出和
20.4 Tapeout后的IP Merge
20.5 E-job view 的概念及做法。

 
曙海教育實(shí)驗(yàn)設(shè)備
fpga培訓(xùn)實(shí)驗(yàn)板
fpga培訓(xùn)實(shí)驗(yàn)
fpga圖像處理
曙海培訓(xùn)實(shí)驗(yàn)設(shè)備
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本課程部分實(shí)驗(yàn)室實(shí)景
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